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1關鍵電路實現

系統設計的核心是FPGA設計，主要完成時鐘的產生及選擇、幀頭檢測、協議解碼、協議分析、協議觸發以及數據存儲等功能，FPGA設計的功能框圖。時鐘發生模塊主要用來產生62.5MHz、125MHz以及250MHz的解碼時鐘，時鐘選擇電路根據flexray總線信號的速率選擇相應的時鐘，當總線速率為2.5MHz、5MHz、10MHz時時鐘選擇電路分別輸出62.5MHz、125MHz以及250MHz的解碼時鐘clk。比較器輸出的差分信號經過IBUFDS變成單端后送入幀頭檢測模塊進行幀頭檢測，flexray總線的幀編碼特點了進行檢測。從flexray總線的幀編碼圖可以看出一幀中TSS具有唯一性

因此，幀頭檢測模塊可以通過解碼時鐘clk來檢測TSS。幀頭檢測模塊的檢測過程仿真，幀編碼為ch_clk，當TSS的時間長度大于等于計數器count2預設置的計數時間（即TSS的最小時間間隔）時產生test2；當幀編碼信號ch_clk的上升沿檢測到test2為高時產生test3，同時啟動計數器count4，count4的計數時間為幀起始序列FSS的寬度，count4計數結束后啟動count5、count6、count7，count7為字節計數，count6為字節起始序列和字節中位的計數。從圖中可以看出當ch_clk的下降沿檢測到count7的值為1且count6的值為1時產生了幀頭觸發使能信號frame_start_trig_en，該信號送入觸發電路就能產生幀頭觸發。檢測到幀頭后，解碼模塊開始解碼，解碼過程如圖5所示，decode_data為解碼，其前5個字節是數據指示位、空幀指示位、啟動幀指示位、ID、有效數據長度、頭部循環校驗、循環計數等數據；第6個字節開始為有效數據。協議分析及觸發模塊根據解碼模塊輸出的數據進行協議分析和觸發條件判斷，若滿足觸發條件擇發出觸發信號給觸發電路，觸發電路來完成觸發。

2結束語

本文主要介紹了示波器中Flexray協議分析與觸發電路設計，重點描述了時鐘發生模塊、幀頭檢測模塊、解碼模塊、協議分析及觸發模塊。該設計方法及思想在以往的課題中得到了廣泛應用，取得了良好的效果。

作者：邵成華 單位：中國電子科技集團公司第四十一研究所